GPU: Added Z buffer registers to Maxwell3D's reg structure.
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21d9519032
commit
7a27a11770
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@ -83,7 +83,22 @@ public:
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}
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}
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} rt[NumRenderTargets];
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} rt[NumRenderTargets];
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INSERT_PADDING_WORDS(0x207);
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INSERT_PADDING_WORDS(0x178);
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struct {
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u32 address_high;
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u32 address_low;
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u32 format;
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u32 block_dimensions;
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u32 layer_stride;
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GPUVAddr Address() const {
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return static_cast<GPUVAddr>((static_cast<GPUVAddr>(address_high) << 32) |
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address_low);
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}
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} zeta;
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INSERT_PADDING_WORDS(0x8A);
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struct {
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struct {
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union {
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union {
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@ -321,6 +336,7 @@ private:
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"Field " #field_name " has invalid position")
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"Field " #field_name " has invalid position")
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ASSERT_REG_POSITION(rt, 0x200);
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ASSERT_REG_POSITION(rt, 0x200);
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||||||
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ASSERT_REG_POSITION(zeta, 0x3F8);
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ASSERT_REG_POSITION(rt_control, 0x487);
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ASSERT_REG_POSITION(rt_control, 0x487);
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ASSERT_REG_POSITION(tsc, 0x557);
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ASSERT_REG_POSITION(tsc, 0x557);
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ASSERT_REG_POSITION(tic, 0x55D);
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ASSERT_REG_POSITION(tic, 0x55D);
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Reference in New Issue