Merge pull request #554 from lioncash/cp15
dyncom: Add more regs to MCR/MRC
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commit
695beb8dcf
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@ -4725,20 +4725,20 @@ unsigned InterpreterMainLoop(ARMul_State* state) {
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if (inst_cream->cp_num == 15) {
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if(CRn == 0 && OPCODE_2 == 0 && CRm == 0) {
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CP15_REG(CP15_MAIN_ID) = RD;
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} else if(CRn == 1 && CRm == 0 && OPCODE_2 == 0) {
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CP15_REG(CP15_CONTROL) = RD;
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} else if (CRn == 1 && CRm == 0 && OPCODE_2 == 1) {
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CP15_REG(CP15_AUXILIARY_CONTROL) = RD;
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} else if (CRn == 1 && CRm == 0 && OPCODE_2 == 2) {
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CP15_REG(CP15_COPROCESSOR_ACCESS_CONTROL) = RD;
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} else if(CRn == 1 && CRm == 0 && OPCODE_2 == 0) {
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CP15_REG(CP15_CONTROL) = RD;
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} else if (CRn == 3 && CRm == 0 && OPCODE_2 == 0) {
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CP15_REG(CP15_DOMAIN_ACCESS_CONTROL) = RD;
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} else if (CRn == 2 && CRm == 0 && OPCODE_2 == 0) {
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CP15_REG(CP15_TRANSLATION_BASE_TABLE_0) = RD;
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} else if (CRn == 2 && CRm == 0 && OPCODE_2 == 1) {
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CP15_REG(CP15_TRANSLATION_BASE_TABLE_1) = RD;
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} else if (CRn == 2 && CRm == 0 && OPCODE_2 == 2) {
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CP15_REG(CP15_TRANSLATION_BASE_CONTROL) = RD;
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} else if (CRn == 3 && CRm == 0 && OPCODE_2 == 0) {
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CP15_REG(CP15_DOMAIN_ACCESS_CONTROL) = RD;
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} else if(CRn == MMU_CACHE_OPS){
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//LOG_WARNING(Core_ARM11, "cache operations have not implemented.");
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} else if(CRn == MMU_TLB_OPS){
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@ -4793,12 +4793,18 @@ unsigned InterpreterMainLoop(ARMul_State* state) {
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break;
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}
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} else if(CRn == MMU_PID) {
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if(OPCODE_2 == 0)
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if(OPCODE_2 == 0) {
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CP15_REG(CP15_PID) = RD;
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else if(OPCODE_2 == 1)
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} else if(OPCODE_2 == 1) {
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CP15_REG(CP15_CONTEXT_ID) = RD;
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else if(OPCODE_2 == 3) {
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CP15_REG(CP15_THREAD_URO) = RD;
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} else if (OPCODE_2 == 2) {
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CP15_REG(CP15_THREAD_UPRW) = RD;
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} else if(OPCODE_2 == 3) {
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if (InAPrivilegedMode(cpu))
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CP15_REG(CP15_THREAD_URO) = RD;
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} else if (OPCODE_2 == 4) {
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if (InAPrivilegedMode(cpu))
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CP15_REG(CP15_THREAD_PRW) = RD;
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} else {
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LOG_ERROR(Core_ARM11, "mmu_mcr wrote UNKNOWN - reg %d", CRn);
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}
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@ -4886,31 +4892,40 @@ unsigned InterpreterMainLoop(ARMul_State* state) {
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if (inst_cream->cp_num == 15) {
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if(CRn == 0 && OPCODE_2 == 0 && CRm == 0) {
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RD = cpu->CP15[CP15(CP15_MAIN_ID)];
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} else if (CRn == 0 && CRm == 0 && OPCODE_2 == 1) {
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RD = cpu->CP15[CP15(CP15_CACHE_TYPE)];
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} else if (CRn == 1 && CRm == 0 && OPCODE_2 == 0) {
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RD = cpu->CP15[CP15(CP15_CONTROL)];
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} else if (CRn == 1 && CRm == 0 && OPCODE_2 == 1) {
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RD = cpu->CP15[CP15(CP15_AUXILIARY_CONTROL)];
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} else if (CRn == 1 && CRm == 0 && OPCODE_2 == 2) {
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RD = cpu->CP15[CP15(CP15_COPROCESSOR_ACCESS_CONTROL)];
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} else if (CRn == 3 && CRm == 0 && OPCODE_2 == 0) {
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RD = cpu->CP15[CP15(CP15_DOMAIN_ACCESS_CONTROL)];
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} else if (CRn == 2 && CRm == 0 && OPCODE_2 == 0) {
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RD = cpu->CP15[CP15(CP15_TRANSLATION_BASE_TABLE_0)];
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} else if (CRn == 2 && CRm == 0 && OPCODE_2 == 1) {
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RD = cpu->CP15[CP15(CP15_TRANSLATION_BASE_TABLE_1)];
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} else if (CRn == 2 && CRm == 0 && OPCODE_2 == 2) {
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RD = cpu->CP15[CP15(CP15_TRANSLATION_BASE_CONTROL)];
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} else if (CRn == 3 && CRm == 0 && OPCODE_2 == 0) {
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RD = cpu->CP15[CP15(CP15_DOMAIN_ACCESS_CONTROL)];
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} else if (CRn == 5 && CRm == 0 && OPCODE_2 == 0) {
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RD = cpu->CP15[CP15(CP15_FAULT_STATUS)];
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} else if (CRn == 6 && CRm == 0 && OPCODE_2 == 0) {
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RD = cpu->CP15[CP15(CP15_FAULT_ADDRESS)];
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} else if (CRn == 0 && CRm == 0 && OPCODE_2 == 1) {
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RD = cpu->CP15[CP15(CP15_CACHE_TYPE)];
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} else if (CRn == 5 && CRm == 0 && OPCODE_2 == 1) {
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RD = cpu->CP15[CP15(CP15_INSTR_FAULT_STATUS)];
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} else if (CRn == 6 && CRm == 0 && OPCODE_2 == 0) {
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||||
RD = cpu->CP15[CP15(CP15_FAULT_ADDRESS)];
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} else if (CRn == 13) {
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if(OPCODE_2 == 0)
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if(OPCODE_2 == 0) {
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RD = CP15_REG(CP15_PID);
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else if(OPCODE_2 == 1)
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} else if(OPCODE_2 == 1) {
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RD = CP15_REG(CP15_CONTEXT_ID);
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else if(OPCODE_2 == 3) {
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} else if (OPCODE_2 == 2) {
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RD = CP15_REG(CP15_THREAD_UPRW);
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} else if(OPCODE_2 == 3) {
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RD = Memory::KERNEL_MEMORY_VADDR;
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} else if (OPCODE_2 == 4) {
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if (InAPrivilegedMode(cpu))
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RD = CP15_REG(CP15_THREAD_PRW);
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} else {
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LOG_ERROR(Core_ARM11, "mmu_mrr wrote UNKNOWN - reg %d", CRn);
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}
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@ -86,7 +86,9 @@ enum {
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CP15_IFAR,
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CP15_PID,
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CP15_CONTEXT_ID,
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CP15_THREAD_URO,
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CP15_THREAD_UPRW, // Thread ID register - User/Privileged Read/Write
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CP15_THREAD_URO, // Thread ID register - User Read Only (Privileged R/W)
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||||
CP15_THREAD_PRW, // Thread ID register - Privileged R/W only.
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||||
CP15_TLB_FAULT_ADDR, /* defined by SkyEye */
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CP15_TLB_FAULT_STATUS, /* defined by SkyEye */
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||||
/* VFP registers */
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Reference in New Issue