shader: Implement ISCADD32I
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adc43297c5
commit
5d170de0b5
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@ -8,40 +8,36 @@
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namespace Shader::Maxwell {
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namespace Shader::Maxwell {
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namespace {
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namespace {
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void ISCADD(TranslatorVisitor& v, u64 insn, IR::U32 op_b) {
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void ISCADD(TranslatorVisitor& v, u64 insn, IR::U32 op_b, bool cc, bool neg_a, bool neg_b,
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u64 scale_imm) {
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union {
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union {
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u64 raw;
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u64 raw;
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BitField<0, 8, IR::Reg> dest_reg;
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BitField<0, 8, IR::Reg> dest_reg;
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BitField<8, 8, IR::Reg> op_a;
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BitField<8, 8, IR::Reg> op_a;
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BitField<47, 1, u64> cc;
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BitField<48, 2, u64> three_for_po;
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BitField<48, 1, u64> neg_b;
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BitField<49, 1, u64> neg_a;
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BitField<39, 5, u64> scale;
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} const iscadd{insn};
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} const iscadd{insn};
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const bool po{iscadd.three_for_po == 3};
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const bool po{neg_a && neg_b};
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IR::U32 op_a{v.X(iscadd.op_a)};
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IR::U32 op_a{v.X(iscadd.op_a)};
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if (!po) {
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if (po) {
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// When PO is not present, the bits are interpreted as negation
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if (iscadd.neg_a != 0) {
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op_a = v.ir.INeg(op_a);
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}
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if (iscadd.neg_b != 0) {
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op_b = v.ir.INeg(op_b);
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}
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} else {
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// When PO is present, add one
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// When PO is present, add one
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op_b = v.ir.IAdd(op_b, v.ir.Imm32(1));
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op_b = v.ir.IAdd(op_b, v.ir.Imm32(1));
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} else {
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// When PO is not present, the bits are interpreted as negation
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if (neg_a) {
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op_a = v.ir.INeg(op_a);
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}
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if (neg_b) {
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op_b = v.ir.INeg(op_b);
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}
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}
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}
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// With the operands already processed, scale A
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// With the operands already processed, scale A
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const IR::U32 scale{v.ir.Imm32(static_cast<u32>(iscadd.scale))};
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const IR::U32 scale{v.ir.Imm32(static_cast<u32>(scale_imm))};
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const IR::U32 scaled_a{v.ir.ShiftLeftLogical(op_a, scale)};
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const IR::U32 scaled_a{v.ir.ShiftLeftLogical(op_a, scale)};
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const IR::U32 result{v.ir.IAdd(scaled_a, op_b)};
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const IR::U32 result{v.ir.IAdd(scaled_a, op_b)};
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v.X(iscadd.dest_reg, result);
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v.X(iscadd.dest_reg, result);
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if (iscadd.cc != 0) {
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if (cc) {
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v.SetZFlag(v.ir.GetZeroFromOp(result));
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v.SetZFlag(v.ir.GetZeroFromOp(result));
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v.SetSFlag(v.ir.GetSignFromOp(result));
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v.SetSFlag(v.ir.GetSignFromOp(result));
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const IR::U1 carry{v.ir.GetCarryFromOp(result)};
|
const IR::U1 carry{v.ir.GetCarryFromOp(result)};
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@ -51,6 +47,18 @@ void ISCADD(TranslatorVisitor& v, u64 insn, IR::U32 op_b) {
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}
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}
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}
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}
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void ISCADD(TranslatorVisitor& v, u64 insn, IR::U32 op_b) {
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union {
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u64 raw;
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BitField<47, 1, u64> cc;
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BitField<48, 1, u64> neg_b;
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BitField<49, 1, u64> neg_a;
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BitField<39, 5, u64> scale;
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} const iscadd{insn};
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ISCADD(v, insn, op_b, iscadd.cc != 0, iscadd.neg_a != 0, iscadd.neg_b != 0, iscadd.scale);
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}
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} // Anonymous namespace
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} // Anonymous namespace
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void TranslatorVisitor::ISCADD_reg(u64 insn) {
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void TranslatorVisitor::ISCADD_reg(u64 insn) {
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@ -65,8 +73,14 @@ void TranslatorVisitor::ISCADD_imm(u64 insn) {
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ISCADD(*this, insn, GetImm20(insn));
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ISCADD(*this, insn, GetImm20(insn));
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}
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}
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void TranslatorVisitor::ISCADD32I(u64) {
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void TranslatorVisitor::ISCADD32I(u64 insn) {
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throw NotImplementedException("ISCADD32I");
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union {
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u64 raw;
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BitField<52, 1, u64> cc;
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BitField<53, 5, u64> scale;
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} const iscadd{insn};
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return ISCADD(*this, insn, GetImm32(insn), iscadd.cc != 0, false, false, iscadd.scale);
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}
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}
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} // namespace Shader::Maxwell
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} // namespace Shader::Maxwell
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Reference in New Issue